Grobe Erklärung & Einführung

Was ist VHDL?

VHDL steht für VHSIC (Very High Speed Integrated Circuit) Hardware Description Language und ist eine Sprache zur Beschreibung digitaler Schaltungen.
Sie wird genutzt, um das Verhalten und die Struktur von Schaltungen textuell zu modellieren.
Mit VHDL kann man Schaltungen nicht nur entwerfen, sondern auch simulieren und testen.

Warum VHDL?

Statt einzelne Bauteile wie Logikgatter zu verdrahten, beschreibt man in VHDL, was und wie die Schaltung funktioniert.
Die textuelle Beschreibung wird von Synthesetools in echte Hardware umgesetzt (z.B. auf FPGAs).
VHDL eignet sich besonders für modulare und wiederverwendbare Designs.

Was kann man mit VHDL machen?

Strukturelle Beschreibung: Wie sind Bauteile miteinander verbunden?
Verhaltensbeschreibung: Wie reagiert die Schaltung auf bestimmte Eingaben?
Simulation: Testen des Designs, bevor es in Hardware umgesetzt wird.

Einsatzgebiete:

Digitale Elektronik
FPGA-Programmierung
Lehre und Forschung
Entwicklung komplexer digitaler Systeme

Merkmal	VHDL (Hardwarebeschreibungssprache, HDL)	Klassische Programmiersprachen (z.B. C++, Python)
Ziel	Beschreibung und Modellierung der Struktur und des Verhaltens von digitalen Schaltungen (Hardware), z.B. für FPGAs oder ASICs(FPGA und ASIC sind beides Arten von integrierten Schaltkreisen (Chips), die zur Implementierung digitaler Schaltungen verwendet werden.).	Beschreibung einer sequenziellen Abfolge von Anweisungen zur Ausführung auf einem Prozessor (Software).
Ergebnis	Ein Hardware-Netzwerk aus Logikgattern, Speichern und Verbindungen, das durch ein Synthesewerkzeug aus dem Code erzeugt wird.	Eine ausführbare Datei (Programm), die von einem Prozessor interpretiert oder direkt ausgeführt wird.

Merkmal	VHDL	Klassische P-Sprachen
Zuweisung 1 (Signal)	Signal <= Wert; (Nicht sofort; modelliert Hardware-Verzögerung)	Variable = Wert; (Sofortige Zuweisung)
Zuweisung 2 (Variable)	Variable := Wert; (sofort; nur in sequenziellen Blöcken)	Variable = Wert; (Sofortige Zuweisung)
Typen	Spezielle Hardware-Typen wie std_logic (9 Zustände, z.B. 'Z' für Hochimpedanz).	Meist nur Boolean (true/false) und Standard-Zahlentypen.

Vorgehensweise bei der Simulation von VHDL-Schaltungen

1. Entwurf der VHDL-Schaltung (Design Unit)

Zuerst wird die eigentliche Schaltung beschrieben:

Entity

Definiert die Schnittstelle der Schaltung
Ein- und Ausgänge (Ports)
Keine Funktionalität


                    entity and_gate is
                        port (
                            A : in  std_logic;
                            B : in  std_logic;
                            Y : out std_logic
                        );
                    end and_gate;

Architecture

Beschreibt das Verhalten oder die Struktur
Logik, Prozesse, Signalzuweisungen


                    architecture rtl of and_gate is
                    begin
                      Y <= A and B;
                    end rtl;

2. Erstellen eines Testbenches

Die Testbench ist wie das "Herz" der Simulation

Zweck:

Testet die Schaltung ohne echte Hardware
Liefert Eingangssignale
Überprüft die Ausgänge

Eigenschaften einer Testbench:

Keine Ports
Enthält das zu testende Design (DUT – Device Under Test)
Erzeugt Stimuli (Testsignale)

Beispiel:


                entity tb_and_gate is
                end tb_and_gate;

                architecture sim of tb_and_gate is
                signal A, B, Y : std_logic;
                begin
                DUT: entity work.and_gate
                    port map (
                    A => A,
                    B => B,
                    Y => Y
                    );

                stimulus: process
                begin
                    A <= '0'; B <= '0'; wait for 10 ns;
                    A <= '0'; B <= '1'; wait for 10 ns;
                    A <= '1'; B <= '0'; wait for 10 ns;
                    A <= '1'; B <= '1'; wait for 10 ns;
                    wait;
                end process;
                end sim;

3. Kompilieren der VHDL-Dateien

Alle VHDL-Dateien werden vom Simulator analysiert
Syntax- und Typfehler werden gefunden
Reihenfolge beachten:

Design → Testbench

Typische Simulatoren:

ModelSim / Questa
Vivado Simulator
GHDL (Open Source)

4. Start der Simulation

Die Testbench wird gestartet (nicht die Entity!)
Der Simulator führt die Prozesse zeitgesteuert aus
"wait for" bestimmt den Zeitverlauf

5. Analyse der Simulationsergebnisse

Wellenform (Waveform)

Signale werden als Zeitdiagramm angezeigt
Man prüft:

Logische Korrektheit
Signalverzögerungen
Taktverhalten

Beispiel:


                    Zeit →   0ns  10ns 20ns 30ns
                    A        0    0    1    1
                    B        0    1    0    1
                    Y        0    0    0    1

Vergleich mit Erwartung

Entspricht das Ergebnis der Wahrheitstabelle?
Sind Flanken und Zeiten korrekt?

6. Fehlerbehebung (Debugging)

Falls fehler auftreten:

VHDL-Code anpassen
Testbench erweitern
Simulation erneut starten

7. (Optional) Vorbereitung für Synthese

Nach erfolgreicher Simulation:

Code auf synthesefähige Konstrukte prüfen
Keine "wait for" im eigentlichen Design
Testbench wird nicht synthetisiert

Kurz Zusammengefasst

Schaltung in VHDL beschreiben
Testbench erstellen
Code kompilieren
Simulation starten
Wellenformen auswerten
Fehler beheben
Design freigeben für Synthese

Der Datentyp std_ulogic (und der Sub-Typ std_logic)

Der Datentyp std_ulogic (und der Sub-Typ std_logic) ist eine Erweiterung von BIT. Dies ist notwendig, um die realen Anforderungen eines HW-Entwurfs zu genügen. Oft sind die Zustände '0' oder '1' nicht ausreichend, Signale können weitere Zustände annehmen – zum Beispiel 'Z' (hochohmig). Nach dem Einschalten kann erstmals ein Signal undefiniert sein, bis ein bestimmtes Ereignis eintritt (zum Beispiel ein Reset). Auch ein Logiksimulator, der einen digitalen Schaltungsentwurf simulieren soll, muss mit mehreren Zuständen arbeiten. Deshalb wurde der Datentyp std_ulogic spezifiziert, der neunwertig ist - Auszug aus dem std_logic_1164

Wert	Bedeutung
'U'	Uninitialized (nicht initialisiert)
'X'	Forcing Unknown (erzwungen unbekannt)
'0'	Forcing 0 (erzwungen 0)
'1'	Forcing 1 (erzwungen 1)
'Z'	High Impedance (hochohmig)
'W'	Weak Unknown (schwach unbekannt)
'L'	Weak 0 (schwach 0)
'H'	Weak 1 (schwach 1)
'-'	Don't care (egal)

Da std_ulogic nicht Teil der VHDL Sprache ist, sondern in Form einer Bibliothek vorliegt, muss diese Bibliothek vor Verwendung eingebunden werden.

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

→ Beispiel: Halbaddierer unter Verwendung des Datentyp std_ulogic


                library IEEE;
                use IEEE.STD_LOGIC_1164.ALL;
                entity HA is 
                    port ( A, B: in std_ulogic; 
                     S, C: out std_ulogic  
                    );  
                    end HA; 
                    architecture Architektur of HA is 
                    begin  
                    S <= A xor B;    -- Summe 
                    C <= A and B;    -- Uebertrag  
                    end Architektur;

Das Ergebnis wird mittels Simulation überprüft. Zur Erstellung gibt es zwei Wege… (halb-)automatisch (ähnlich wie bei Altium) oder graphisch. Wir werden zu Beginn das Testfile graphisch erstellen: File → New → Verification/Debugging Files → University Program VWF. Ein Grahik-Editor wird geöffnet; im ersten Schritt fügen wir die Ein- und Ausgangssignale hinzu und legen dann im zweiten Schritt das Eingangsbitmuster fest:

Mit File → Save wird der Entwurf gespeichert, wobei der vorgeschlagene Name (→ hier Waveform.vwf) nicht verändert wird. Mit Klick auf wird die RTL Simulation (= funktionale Simulation) gestartetS ist log. 1 wenn A oder B (aber nicht gleichzeitig!) log. 1 ist, C ist log. 1 wenn A und B log. 1 sind… somit wurde die korrekte Funktion des Halbaddierers per Simulation überprüft!

S ist log. 1 wenn A oder B (aber nicht gleichzeitig!) log. 1 ist, C ist log. 1 wenn A und B log. 1 sind… somit wurde die korrekte Funktion des Halbaddierers per Simulation überprüft!

Grobe Erklärung & Einführung

Unterschied von VHDL zu Programmiersprachen

Der fundamentale Unterschied:

1. Parallelität vs. Sequenzialität

2. Zeit und Signale

3. Synthese vs. Kompilierung

Der Detail-Unterschied(Syntax unterschied):

Aufbau von VHDL

1. Bibliotheken und Pakete

2. Entity (Schnittstelle)

3. Architecture (Verhalten/Struktur)

4. Konfiguration (optional)

5. Testbench (Simulation)

Anschlüsse und Elemente des DE0-Boards

Nutzung mit VHDL

Pin Belegung

Installation Quartus II

Vorbereitung

Installation von Quartus II und ModelSim

Installation des USB Blaster Treibers

Erstes Projekt anlegen

Um weiterzuarbeiten die folgenden Schritte befolgen, die hier erklärt sind:

Demo Projekt am DE0-Board

Aufbau von ASICs – PROM, PAL & GAL

1. PROM (Programmable Read-Only Memory)

Aufbau eines PROM:

Ein PROM besteht aus:

Funktionsprinzip:

Besonderheiten:

2. PAL (Programmable Array Logic)

Aufbau eines PAL:

Ein PAL besteht aus:

Funktionsprinzip:

Besonderheiten:

3. GAL (Generic Array Logic)

Aufbau eines GAL:

Besonderheiten:

FPGA

Was ist ein FPGA?

Wie ist ein FPGA aufgebaut?

1. Logikzellen (CLBs – Configurable Logic Blocks)

2. Programmierbare Verbindungen (Routing-Netzwerk)

3. IO-Blöcke

Wie funktioniert ein FPGA?

Wichtigstes Merkmal: Parallelität

Warum FPGAs?

Vorteile

Nachteile

Was macht ein FPGA besonders?

Kombinatorische Logik

Was ist kombinatorische Logik?

VHDL und Kombinatorische Logik

Code Beispiel

Code auf dem DE0-Board

Sequentielle Logik

Sequentielle Logik kurz erklärt:

Zusammenhang mit VHDL

Warum ist Sequentielle Logik wichtig?

Code Beispiel

Vorgehensweise bei der Simulation von VHDL-Schaltungen

1. Entwurf der VHDL-Schaltung (Design Unit)

2. Erstellen eines Testbenches

Zweck:

Eigenschaften einer Testbench:

3. Kompilieren der VHDL-Dateien

4. Start der Simulation

5. Analyse der Simulationsergebnisse

6. Fehlerbehebung (Debugging)

7. (Optional) Vorbereitung für Synthese

Kurz Zusammengefasst

Der Datentyp std_ulogic (und der Sub-Typ std_logic)

Blockhierarchie in VHDL

Aufbau eines Blocks

Wie entsteht die Hierarchie?

Warum ist das wichtig?

Ende